CPLD のバックアップ(No.3)

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  • 1 (2014-11-24 (月) 03:23:18)
  • 2 (2014-11-24 (月) 03:28:59)
  • 3 (2014-11-24 (月) 13:30:51)

概要 †

• CPLDの使い方

用意するもの †

• CPLDライタ
• CPLD（XC9536XL-10ns）
  • 10nsは応答速度
• Windows 32bit

開発フロー †

• CPLDを載せた回路基盤を作る
• Xlinxで、schematicとverilogから、svfファイルを出力する
• CPLDライタで、svfファイルをJTAGでCPLDに書き込む

開発環境設定 †

• Windows 32bitにXlinxs SDKをインストールする
• d2xx driverをインストールする
• redist\x86\Microsoft.VC120.CRTをplaysvfのフォルダに移す

1. Verilogで、モジュールを作る
   • Verilogを書く
   • Designタブのcheck syntaxを押す（するとエラーがあったら教えてくれる）
   • create schematic symbolを押す（するとschmaticの部品欄で使えるようになる）
2. schematicで、モジュールをつなげる
   • new schematicでschematicを作る
   • CPLDのPINを追加
     • add pin->pinをダブルクリック->add（nameをLOCに、valを目的の番号に）->nameを適切に変更->OK
     • busのLOCを指定するときは、String Listを指定して、"42,41,40,39,38,37"（実際にはダブルクオート不要）などと入れる。
   • モジュールを変更したら
     • check syntax->create schematic symbolでシンボルを再作成する
     • schematicから別のタブに移って、タブをschematicに戻すと、変更要請が来るので、変更をアクティベートする
3. Process/Impliment Top Moduleで、schematicをjedファイルにコンパイルする
   • pin listでポートが正しく設定されているかを確認する
4. Tools/iMPACTで、jedファイルをsvfファイルにコンパイルする
   • new project (prepare boundary fileにチェック) -> 出力するsvfファイルの名前を指定する -> 入力するjedファイルを指定する -> チップの形をしたところを右クリック→Program（書き込み時間を短縮したい場合はVerifyのチェックを外す）
   • Output/stop writing svfでsvfファイルの書き込みをcloseする

veritak †

• verilogの代表的なシミュレータ